Laboratoire ITGE du CMR

Recherches et études supérieures Génie électrique et génie informatique

Projets de recherche

Architectures de synthétiseur et modulateurs numériques de fréquences

Le but de ce projet est de combiner les processus de synthèse d’oscillation et de translation en fréquence. Toute radio définie par logiciel a besoin de ces deux opérations. Plusieurs sujets de recherche sous-jacents ont été identifiés, tels l’utilisation des systèmes de numération complexes et/ou logarithmiques, et le développement de nouvelles architectures pour le calcul du sinus d’un angle dans un synthétiseur numérique de fréquences.

Évaluation approximative de fonctions

Ce projet concerne l’évaluation de fonctions trigonométriques, logarithmiques et exponentielles pour le traitement numérique du signal. Un but important de cette recherche est de dériver des fonctions de coût reliant la performance, en termes de la précision des calculs et de la fréquence maximale d’horloge, et les coûts d’implémentation en termes de puissance et de surface.

Réalisation d’algorithmes de composition de faisceaux d’antennes sur FPGAs

L’application cible de ce projet est la radio définie par logiciel.

Synthèse de blocs de propriété intellectuelle à haute performance pour technologies à ultra haute densités

Les technologies du nanomètre deviennent de plus en plus populaires en industrie et permettent d’atteindre des densités d’intégration extrêmement élevées, avec des centaines de millions de portes logiques et des dimensions minimales de composantes passant de 65 nm à 25 nm. Dans l’ère du « système sur une puce », de nouvelles et créatives techniques sont requises afin de permettre à la productivité de rejoindre les progrès technologiques. Dans ce projet, nous développerons une capacité de synthèse de blocs IP pour prendre avantage du processus de fabrication en réalisant le circuit d’une manière optimisée grâce à une librairie virtuelle. Nous allons aussi nous concentrer sur la prévisibilité de la performance du bloc IP tôt dans le processus de design et sa portabilité à travers les générations de plus en plus denses.

Un élève de doctorat a déjà complété une partie de ce projet. Un autre élève de doctorat et un élève de maîtrise en attaquent d’autres parties.

Synthèse logique pour faible consommation de puissance grâce à des topologies de circuits alternatives

Nous avons développé une capacité de synthèse pour circuits à faible consommation de puissance utilisant la logique à transistor à conduction (Pass Transistor Logic – PTL) et un modèle hybride de CMOS traditionnel et de PTL. Les deux systèmes, BDDAMAPI et BDDMAPII produisent de meilleurs résultats que des outils de synthèse commerciaux. Nous allons continuer ce travail en mettant l’emphase sur les dispositifs à très haute densité en prenant en considération la consommation de puissance statique et la marge de bruit.

Nous considérons aussi la synthèse de circuits logiques utilisant les fonctions OUX/ET. Ces fonctions sont générées avec les transformées de Buchberger et Walsh, et les algorithmes BDD. Nous allons construire des structures efficaces pour obtenir une haute performance à faible consommation de puissance.

Deux élèves de maîtrise ont travaillé sur la première partie de ce projet, et un autre considère présentement la partie OUX/ET.

Estimation de la consommation de puissance statique pour technologies à ultra haute densité

La dissipation de puissance statique devient un problème de premier ordre pour les concepteurs de systèmes sur une puce à cause de la part grandissante des courants de sous-seuil et de l’effet de tunnel de la grille. Nous allons développer des techniques efficaces pour fournir aux concepteurs une estimation réaliste de la consommation de puissance statique aux niveaux des portes logiques et RTL.

Un élève de doctorat travaille présentement à ce projet.

Génération de modules pour fonctions arithmétiques à haute vitesse et processeurs spécialisés

Nous avons développé des générateurs de modules pour un nombre de fonctions arithmétiques embarquées tels que des processeurs à point flottant et CORDIC. Un projet courant consiste à développer un générateur de module haute performance pour un processeur CORDIC à point flottant pouvant être utilisé dans des applications de traitement d’images.

Algorithmes efficaces pour la synthèse de réseaux de distribution d’horloge

Ce projet est effectué conjointement avec l’université Concordia. Les algorithmes incluent l’ajustement adaptif des fils pour décalage nul ou borné, la distribution d’horloge utilisant des modifications topologiques locales, l’optimisation de topologie concourante avec la minimisation des coûts de délai en présence de contraintes d’obstacles, et le routage d’horloge utilisant des polygones au plus court chemin.

Un élève de doctorat travaille présentement à ce projet.

Modèles de défaut en VHDL basés sur des réseaux de neurones pour l’analyse de circuits intégrés CMOS

Un système a été développé pour faire l’analyse de la sécurité des fautes de circuits intégrés au niveau VHDL en utilisant deux modèles innovateurs. Ces modèles sont réalisés avec une approche VHDL structurale pour défauts de transistors et d’interconnexions. Ce dernier modèle est le seul connu utilisant des réseaux de neurones pour calculer les tensions de nœuds et les délais.

Un élève de doctorat et un élève de maîtrise ont travaillé sur ce projet. Pour des projets futurs, nous considérerons les fautes de circuit ouvert et l’annotation des lieux physiques pour les défauts d’interconnexions.